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深圳有哪些pcb打样企业?

编辑:PCB    来源:未知    发布时间:2018-11-26 09:35    浏览量:
深圳有哪些pcb打样企业?
高速电路设计领域,关于布线有一个几乎公理的理解,即“等长”线,即线路只要时间长度必须满足时序需求,就不会有时序问题。本文建立了常用高速器件的互连时序,给出了一般的时间序列分析公式。为了反映具体问题的具体分析原则,避免使用公式作为通用公式,本文给出了Mii,Rmii,Rgmii和SPI的例子。在案例分析中,使用两种方法,公式分析和理论分析来证明公式的局限性以及两种方法的优缺点和实例。
 
在本文的最后,基于对这些示例的分析,给出了SDRAM和DDR SDRAM等布线的一般原理。
 
本文通过实例指出时间序列分析的关键点:在深入了解具体时间序列的基础上,具体分析具体问题,不能盲目应用公式,更不用解决时间问题。这条线。
 
1.典型的高速器件互连时序模型图1显示了通用高速器件互连接口的简化模型。在该图中,左虚线框表示通信设备两侧的主控制端。常见的实际情况有:SDRAM控制器,SPI主控制器等。经过适当的演化,深圳pcb打样企业很容易得到I2C主控的TX组模型,MII接口,rmii共享时钟模型以及基于该模型的DDR控制信号和地址信号的互连模型。右侧虚线框表示通信的被动端。在此模型中,数据是双向的,但时钟是单向的。简而言之,时钟以单一方向发送,数据在两个方向上传递。
此功能是此模型的适应方案。
 
高速电路设计_简化设备互连模型图1高速电路设计_简化设备互连模型图2是基于该模型的数据写入时间序列图。在图中,T0表示主控制内部时钟发生器CLK发出的时钟达到触发Q1时钟输入的延迟; T1表示触发Q1接受从时钟到Q1输出的数据延迟; T2表示来自主控制器内部时钟发生器CLK的时钟延迟。外部时钟到主控制端的输出引脚T3表示内部触发Q1输出数据到达主控制外部数据输出引脚的延迟。
通常,半导体制造商不提供这些参数,并且通常给出反映这些参数的最终等效效果的参数,即当数据出现在外部数据引脚上时,时钟信号相对于外部时钟引脚的延迟。主控制端,记录为TCO。PCB电路设计中会遇到需要替代的IC
 
深圳pcb打样高速电路设计_数据写入时间序列图2高速电路设计_数据写入时间序列图时序分析最关心的参数是到达接收端的信号的最终建立时间和保持时间是否满足设备要求。建立时间和保留时间分别记录为Tsetup和Thold。 TFLT-CLK和Tflt数据分别表示时钟信号和数据信号的飞行时间,即它们在相应布线上的延迟。
 
TJITTER-CLK和Tjitter数据分别代表时钟信号和数据信号的抖动时间。大家深圳pcb打样器件的建立时间和保持时间是通过描述时钟引脚和器件外部的数据引脚的时序关系来反映器件的内部时序延迟和相关目标的逻辑时序关系的聚合参数。
 
从器件的引脚到内部目标逻辑的信号存在一定的延迟,同时内部逻辑需要最终建立和维持时间,将这些要求集成到器件内部,最后得到器件的外部时序要求。分析图2中时钟信号和数据信号之间的关系,可以发现:由于TCO的存在,如果设备之间的时钟和数据布线很长,那么在接收端,用于发送时间的边缘可以不能用于数据采样。为了在接收端正确采样数据,有必要调整时钟与数据布线之间的关系,有两种方法:深圳pcb打样第一,时钟线比数据布线长,这样数据的飞行时间比时钟短。此时,生成数据的时钟仍然可以沿接收端的采样数据和seco使用。
上面这些都是深圳pcb打样企业。

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