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PCB设计信号完整性

编辑:PCB    来源:未知    发布时间:2019-06-20 19:29    浏览量:
信号完整性是指信号线上信号的质量,即信号在电路中以正确的时序和电压响应的能力。如果电路中的信号能够以所需的时间序列,持续时间和电压幅度到达接收器,则可以确定该电路具有良好的信号完整性。
 
相反,当信号没有正确响应时,存在信号完整性问题。随着高速器件的使用和高速数字系统的设计,系统数据速率,时钟速率和电路密度都在增加。
 
在该设计中,系统具有快速斜率瞬变和高工作频率,并且电缆,互连,印刷板(PCBS)和晶片将表现出与低速设计(即信号完整性问题)非常不同的行为。信号完整性问题可能导致或直接导致诸如信号失真,定时错误,不正确的数据,地址,控制线和系统错误,甚至导致系统崩溃,这已成为高速产品设计中非常值得注意的问题。
 
本文首先先容了PCB信号完整性问题,然后阐述了PCB信号完整性的步骤,最后先容了如何保证PCB设计信号完整性的方法。
 
PCB信号完整性问题包括:
 
PCB的信号完整性问题主要包括信号反射,串扰,信号延迟和定时误差。 1,反射:当信号在传输线上传输时,当高速PCB上传输线的特征阻抗与信号的源阻抗或负载阻抗不匹配时,信号会反射,从而使信号波形出现过冲,下降和由此产生的振铃现象。过冲(过冲)是指信号跳变的第一个峰值(或谷值),它是高于功率电平或低于参考地电平的附加电压效应; a Down(Undershoot)是信号跳转的下一个谷值(或峰值)。
 
过大的过冲电压往往会对设备造成长期影响,较低的脉冲会降低噪声容限,振铃时间增加所需信号稳定,从而影响系统时序。 2,串扰:在PCB中,串扰是指当信号在传输线上传播时,由于电磁能量通过互电容和互感耦合到相邻传输线产生的非预期噪声干扰,它是由在相互作用的相同区域中的电磁场的不同结构。相互电容触发耦合电流,称为电容串扰,而互感触发耦合电压,称为感知串扰。
 
在PCB上,串扰与线的长度,信号线的间距以及参考接地平面的条件有关。 3,信号延迟和定时误差:信号在PCB线上以有限的速度传输,信号从驱动端发射到接收端,在此期间存在传输延迟。
 
信号延迟过大或信号延迟不匹配可能导致定时错误和逻辑器件功能混乱。基于信号完整性分析的高速数字系统的设计和分析不仅可以有效提高产品性能,还可以缩短产品开发周期,降低开发成本。随着数字系统向高速高密度化的发展,掌握这种设计工具是非??常迫切和必要的。在信号完整性分析模型和计算分析算法的不断改进和完善中,利用信号完整性进行计算机设计和分析的数字系统设计方法将得到广泛而全面的应用。

PCB信号完整性的步骤:
 
1,预设计工作的准备在设计开始之前,有必要先考虑并确定设计策略,以引导诸如元件选择,工艺选择和电路板生产成本控制等工作。
 
在SI的情况下,进行预先研究以形成规划或设计指南,以确保设计结果中没有明显的SI问题,串扰或时序问题。
 
2,电路板的级联
 
有些项目组在确定PCB层数方面有很多自主权,而其他项目组则没有,因此了解自己的位置非常重要。其他重要问题包括:预期的制造公差是多少?电路板上的预期绝缘常数是多少?线宽和间距允许的误差是多少?连接层和信号层的厚度和间距允许误差是多少?
 
所有这些信息都可以在预接线阶段使用。根据以上数据,您可以选择级联。请注意,几乎每个插入另一个电路板或背板的PCB都有厚度要求,并且大多数电路板制造商对它们可以制造的不同类型的层具有固定的厚度要求,这将极大地限制最终级联的数量。您可能希翼与制造商密切合作以定义级联数量。
 
应使用阻抗控制工具生成不同层的目标阻抗范围,同时考虑制造商提供的制造允许误差和相邻布线的影响。理想情况下,在完全信号完整性的理想情况下,所有高速节点都应连接在阻抗控制内层(例如,带状线)中。为了使SI最佳并且保持电路板去耦,接地/电源层应尽可能成对放置。如果你只能有一对接地/电源层,你就会在那里。如果根本没有电源层,您可能会根据定义遇到SI问题。
 
在定义未定义信号的返回路径之前,您可能还会遇到难以模拟或模拟电路板性能的情况。
 
3,串扰和阻抗控制来自相邻信号线的耦合将引起串扰并改变信号线的阻抗。相邻并行信号线的耦合分析可以确定信号线之间或各种信号线之间的“安全”或预期间隔(或平行布线长度)。例如,要将时钟与数据信号节点的串扰限制为100mV,但为了保持信号线平行,您可以计算或模拟以找到任何给定布线层上信号之间的最小允许间距。
 
同时,如果设计包含阻抗重要节点(或时钟或专用高速存储器架构),则必须将布线放置在一层(或多层)上以获得所需的阻抗。
 
4,重要的高速节点延迟和时滞是时钟布线必须考虑的关键因素。由于严格的时序要求,该节点通常必须使用终端设备来实现最佳的SI质量。
 
要预先识别这些节点,请计划调整组件的布局和布线所需的时间,以便调整指向信号完整性设计的指针。

5.技术选择不同的驱动技术适用于不同的任务。信号是点对点还是稍微多点?信号是从电路板输出还是留在同一块电路板上?什么是允许的时间延迟和噪声容限?作为信号完整性设计的通用标准,转换速度越慢,信号完整性越好。 50MHZ时钟没有理由采用500PS上升时间。
 
2-3NS摆频控制装置足够快以保证SI质量并有助于解决输出同步切换(SSO)和电磁兼容性(EMC)等问题。在新的FPGA可编程技术或用户定义的ASIC中,可以发现驱动技术的优越性。使用这些自定义(或半可自定义)设备,您可以有很大的空间来选择驱动器幅度和速度。
 
在设计开始时,满足FPGA(或ASIC)设计时间要求,并确定适当的输出选项,包括引脚选择(如果可能)。在此设计阶段,从IC供应商处获得合适的仿真模型。
 
为了有效地覆盖SI仿真,您将需要SI仿真器和相应的仿真模型(可能是IBIS模型)。
 
最后,在预接线和布线阶段,您应该建立一系列设计指南,包括:目标层阻抗,布线间距,首选器件工艺,关键节点拓扑和端接规划。
 
6,预接线阶段
 
预编程SI编程的基本过程是首先定义输入参数的范围(驱动幅度,阻抗,跟踪速度)和可能的拓扑范围(最小/最大长度,短长度等),然后运行每个可能的组合模拟,分析时序和SI模拟结果,最后找到可接受的值范围。接下来,工作范围被说明为PCB布线的布线约束。可以使用不同的App工具来实行这种类型的“清理”准备,并且布线程序可以自动处理这种布线约束。
 
对于大多数用户来说,时序信息实际上比SI结果更重要,互连模拟的结果可以改变布线以调整信号路径的时序。在其他应用中,此过程可用于确定与系统时序指针不兼容的引脚或器件的布局。此时,可以完全识别需要手动布线的节点或不需要终止的节点。
 
对于可编程器件和ASIC,此时还可以调整输出驱动器的选择,以改善SI设计或避免使用分立终端器件。
 
7.布线后的SI仿真通常,SI设计指南使得在实际布线完成后很难确保没有SI或定时问题。即使设计是由指南引导的,除非您能够自动连续检查设计,否则无法保证设计完全符合指南,因此不可避免地存在问题。布线后SI仿真检查将允许系统性地破坏(或改变)设计规则,但这仅仅是出于成本考虑或严格的布线要求所必需的。

8.制造后阶段上述措施可以保证电路板的SI设计质量,电路板组装完成后,仍然需要使用示波器或TDR将电路板放置在测试平台上(时域)反射器)测量,真实电路板和模拟预期结果进行比较。
 
这些测量可以帮助您改进模型和制造参数,以便在下一次预设计研究工作中做出更好(更少约束)的决策。
 
9,模型的选择有许多关于模型选择的文章,实行静态时序验证的工程师可能已经注意到尽管所有数据都可以从设备数据表中获得,但仍然很难建立模型。 SI仿真模型相反,模型易于构建,但模型数据难以获得。从本质上讲,唯一可靠的SI模型数据来源是IC供应商,他必须与设计工程师保持默契合作。
 
IBIS模型标准提供了一致的数据载体,但IBIS模型的建立及其质量保证成本高昂,IC供应商仍需要推动这项投资的市场需求,而板制造商可能是唯一的需求方市场。
 
PCB设计方法确保信号完整性:
 
通过总结影响信号完整性的因素,PCB设计过程可确保信号完整性,可从以下几个方面加以考虑。

(1)电路设计考虑因素。包括控制同步开关输出的数量,控制每个单元的最大边沿速率(dI / dt和dV / dt)以获得最低和可接受的边沿速率,为高输出功能块(例如时钟驱动器)选择差分信号,并将无源元件(如电阻,电容等)连接到传输线的上端,实现传输线和负载之间的阻抗匹配。
(2)最小化并行布线的长度。
(3)组件应远离I / O互连接口和其他易受干扰和耦合的区域,以尽量减少组件之间的放置间隔。
(4)缩短信号线与参考平面之间的距离。
(5)降低接线阻抗和信号驱动电平。
(6)终端匹配。可以添加终端匹配电路或匹配组件。 
(7)避免并联布线,在布线之间提供足够的布线间隔,减少电感耦合。

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