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关于MAX12557的PCB的布局建议

编辑:PCB    来源:未知    发布时间:2019-08-13 13:40    浏览量:
所设计的MAX12557的PCB,该PCB的布局建议如下。

(1)MAX12557放置在PCB顶层。

(2)转换器的所有GND引脚(1, 4, 5, 9, 13, 14和17)都应布线连至MAX12557底部的覆铜区。

(3)每个转换器的模拟输入电路应平衡。也就是说,从驱动源(放大器、滤波器等)到差分输入端的走线长度应相等,元件布局应相互对称,这样,所有寄生参数才会均衡。走线长度应尽可能短,以
减小电感,并避免拾取噪声和来自于电路板上其他部分的干扰信号。

(4)尽可能缩短模拟输入引脚2和引脚3上并联电容的引线长度。可将它们放置在电路板顶层,并尽量靠近器件引脚。

(5)放置在引脚6(COMA)到GND之间的2.2μF电容应尽可能靠近器件。如果需要,该电容可以放在PCB底层,采用13mil过孔与脚6连接。走线应尽可能短。

(6)放置在引脚7和引脚8之间的1μF电容应放置在电路板的顶层,并尽量靠近引脚。REFAP和REFAN(引脚7和引脚8)之间的1μF电容应在制造工艺允许范围内尽可能地靠近转换器。

(7)放置在引脚7和引脚8到地的旁路电容应尽可能贴近上述1μF电容放置,并用过孔将这些电容器的GND端与划定的模拟地层相连(同时连接到器件的EP上)。如果第二层上有地平面,该地平面应延伸到这三个元件的下面以减小到引脚1和2的电感。对于REFAP 和REFAN的旁路地过孔,可使用18mil的孔径。考虑到电镀工艺,该尺寸多留了3mil,最终的过孔孔径接近于15mil。

(8)放置在引脚7和引脚8之间的10μF电容,如果顶层没有足够的空间放置它,也可以将其放在PCB底层,并利用过孔连接。该电容与器件引脚间的走线总长应减至最小。

(9)放置在引脚10和引脚11之间的1μF电容应放置在电路板的顶层,并尽量靠近引脚。REFBP和REFBN(引脚10和引脚11)之间的1μF电容应在制造工艺允许的范围内尽可能地靠近转换器。

(10)放置在引脚10和引脚11到地的旁路电容应尽可能贴近上述的1μF电容,并用过孔将这些电容器的GND端与划定的模拟地层相连(同时连接到器件的EP上)。如果第二层上有地平面,该地平面应延伸到这三个元件的下面以减小到引脚1和引脚2的电感。对于REFBP和REFBN的旁路地过孔,可使用18mil的孔径,考虑到电镀工艺,该尺寸多留了3mil,最终的过孔孔径接近于15mil。

(11)放置在引脚10和引脚11之间的10μF电容,如果顶层没有足够的空间放置它,也可以像评估板那样将其放在PCB底层,利用过孔连接。该电容与器件引脚间的走线总长应减至最小。

(12)与引脚7和引脚8连接的走线应尽可能短,并且应是匹配的,即它们应是对称的,而且长度应相同。

(13)与引脚10和引脚11连接的走线应尽可能短,并且应是匹配的,即它们应是对称的,而且长度应相同。

(14)放置在引脚12(COMB)到GND之间的2.2μF电容应尽可能靠近器件。如果需要,该电容可以放在PCB底层,采用13mil过孔与引脚6连接。走线应尽可能短。

(15)模拟输入引脚15和引脚16(INBN和INBP)上的并联电容应放置在电路板顶层靠近器件引脚的地方,以使其走线尽可能短。

(16)MAX12557的裸露焊盘(EP)与划定的地平面(最好在第二层)必须正确地连接。唯一可行的做法是使用足够多的过孔连接来减小电感。过孔数量取决于孔的尺寸。建议采用5×5(总共25个)方阵的13mil过孔,最少需要12个这样的过孔。

(17)应使用某一层(最好是第二层)作为模拟实地,通过前面推荐的过孔阵列将其与MAX12557的EP连接起来。

(18)时钟布线建议(引脚19和引脚20):由于时钟输入与模拟输入和基准一样敏感,所以应将时钟信号和模拟信号线同样对待。应避免时钟线靠近任何数字输出信号。如果在电路板上有多个ADC,则需隔离它们的时钟线对,以尽量降低噪声和拾取来自其他ADC单元的干扰信号。时钟信号线尽量不要和数字输出线布在同一层上。如果不可避免,应尽量使这两类信号线之间保持较大间距,并在这两类信号线之间布置隔离GND,以降低可能产生的任何耦合。 对于差分时钟输入,建议采用1.4VP-P的典型值,因为这是器件测试时所用的值。不过最重要的不是输入时钟信号摆动的峰-峰值,而是和上升/下降时间密切相关的摆动速率。另外,内部差分放大器还可提供增益,并对信号进一步整形。为了提高上升和下降速度,可以采用一个中心抽头的变压器提升输入时钟幅度,然后再用二极管将摆幅限制在1.4VP-P。对于单端时钟,边沿应尽量陡,并且满足数据资料规定的最高和最低电压要求,即逻辑高电平为0.8VDD(最小),逻辑低电平为0.2VDD(最大)。时钟共模电压(1/2VDD)由内部提供。推荐的接口电路/驱动器逻辑电路可以采用任何逻辑系列(包括CMOS、LVPECL和LVDS),它们都可用于驱动时钟输入。对于要求特别高的高频输入信号应用场合,建议采用非常高速的LVPECL时钟分配电路,如MAX9320 PECL缓冲器等。

(19)电源VDD(引脚23~26,61~63,VDD):最好将0.1μF的旁路电容放在器件引脚旁。

(20)电源OVDD(引脚27, 43, 60, OVDD):最好将0.1μF的旁路电容放在器件引脚旁。

(21)数据线B(引脚28~41)和数据线A(引脚44~58):对于数据输出引脚,应尽量缩短从ADC到缓冲器或负载IC的走线长度。串联电阻应尽可能靠近ADC放置。为确保最佳性能,应考虑≥10pF的总负载电容。缓冲器或负载IC有一个背向MAX12557 EP地的实地,对于实现最佳的交流性能而言非常重要。如果将数据线布在顶层或底层(微带线技术),则相邻层必须是地层,以形成有效的传输线。如果将数据线布在内层(带状线技术),则其相邻两层必须均为地电位,以形成有效的传输线。数字信号输出应紧密排列在单一总线内以控制电流回路。另外,应尽量减小MAX12557和数字负载之间的地层空隙(由数字信号过孔产生)。当数据线进入内层时,过孔应交错排列。

(22)共用基准(引脚66, Shref):当共用基准时,应在芯片外把REFAP和REFBP连接在一起,以保证UREFAP = UREFBP。同样,在共用基准时,也应在外部把REFAN和REFBN连在一起,以保证UREFAN = UREFBN。 (23)REFOUT和REFIN(引脚67和引脚68)的旁路电容必须靠近器

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