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时钟电路PCB设计

编辑:PCB    来源:未知    发布时间:2020-01-14 14:26    浏览量:
     时钟电路布线的基本原则,时钟电路布线的一般要求如下。
     ① 由于时钟线是对EMC影响最大的因素之一,故在时钟线上应少打过孔;应尽量避免和其他信号线并行走线,且应远离一般信号线,避免干扰信号线。
     ② 应避开电路板上的电源部分,以防止电源和时钟互相干扰。
     ③ 当一块电路板上用到多个不同频率的时钟时,两根不同频率的时钟线不可并行走线。分配网络[9]的电路结构如图8-6所示。该电路采用了一个单一的时钟源,并通过一个驱动缓冲器分配时钟信号到N个远端目的地。
     采用蜘蛛形的始终能够分配网络一个采用蜘蛛形的时钟分配网络的 应注意以下几点。
     ① 驱动缓冲器电路承受的总负载为R/N。例如,使用50Ω传输线,一个2条腿的蜘蛛形网络时,驱动器端的总负载为25Ω。能够驱动这么低负载的驱动缓冲器器件不是很多。
     ② 为了驱动更多的“蜘蛛腿”,需要功率更大的时钟驱动器。一种简便方法是把两个或多个驱动器的输出并联在一起,即可构成一个大功率的驱动器。
     ③ TTL电路的时钟信号所需要的总的驱动功率是ECL电路的25倍。
     采用分支结构的时钟分配网络一个采用分支结构的时钟分配网络[9]的电路结构。该电路采用了一个单一的时钟源,并通过一个驱动缓冲器和低阻抗的时钟分配线,以分支形式分配时钟信号到N个输入。 随着时钟信号经过每个输入,其上升时间被拉长,同时也会产生一个小的反射脉冲沿着线路反向传播到源端。反射脉冲是输入信号的导数,它会干扰接收。为了降低反射脉冲的幅度,可以采用以下方法。
     ① 减慢驱动器的上升速度,这可以降低反射脉冲的幅度。所采用的驱动器的速度满足时钟偏移的要求即可。
     ② 降低每个分支的电容。在多分支的总线中,分支电容与时钟接收器的输入电容、连接器的寄生电容、连接时钟接收器的PCB走线的电容有关。
     ③ 降低时钟分配线的特性阻抗(Zo)。时钟分配线的特性阻抗与其几何结构有关。50Ω时钟线比20Ω时钟线的时钟分支线路电容的敏感度高2.5倍。降低分配阻抗有利于防止因负载变化影响时钟偏移。
     采用多路时钟线的源端端接结构一个采用单个时钟驱动器驱动两个源端端接的电路[9。源端端接电路的阻抗是末端端接线路阻抗的两倍,所需要的驱动电流在2T(T为传播延时)之后降到零,降低了平均功耗。 一个采用单个时钟驱动器驱动两个 采用多路时钟线的源端端接结构要求线路必须等长,以保证反射脉冲同时到达;每个末端的负载必须相等,以保证反射脉冲有相同的波形。源端端接电阻与驱动器的输出阻抗有关,源端端接电阻为RS为源端端接电阻(Ω);Zo为被驱动的线路阻抗(Ω);Rdrive为驱动器的有效输出阻抗(Ω);N为被驱动线路的数量。 应注意的是,在实际工程中,完全对称是很难做到的。如果线路存在不对称,每条线路的反射和串扰就不能完全抵消,从而会使系统振铃。对时钟线进行特殊的串扰保护。

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